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Ingénieur Vérification SystemVerilog/UVM H/F

Descriptif du poste

Si le monde de la vérif’ fait battre ton cœur et que tu te retrouves dans les 4 affirmations suivantes :

  • Tu aimes chercher la petite bête,
  • Le 0 et le 1 permettent d’écrire un monde,
  • RTL ce n’est pas seulement une station de radio,
  • La contrainte, c’est uniquement pour contrôler l’aléatoire,

Alors on est fait l’un pour l’autre !

Tu participes à des projets de conception de verification IP et ou de vérification de blocs RTL complexes selon les spécifications de nos clients ou de nos besoins produits Tu utilises les dernières méthodologies de vérification avancées et environnements de simulation en SystemVerilog / UVM.

Tu participes à un à deux projets différents par an selon leur envergure, dans des domaines variés tels que l’énergie, l’objet connecté et bien d’autres encore – on ne peut pas tout de dire tout de suite ! Dans le cadre de ces projets, tu peux être amené(e) à encadrer des juniors et à les faire monter en compétences.

Ton rôle est aussi de mettre en place des solutions de vérification avancées en lien avec nos partenaires et nos clients. Tu proposes des améliorations sur les flots existants.

Tu es un acteur dans la création des contenus de formation. Dans cette optique, tu as d’ailleurs l’occasion de travailler avec nos partenaires sur des approches et méthodologies innovantes (méthodes formelles, PSS).

Cerise sur le gâteau (parce qu’on est gourmand, tu as besoin de le savoir !), les ingrédients de cette collaboration :

  • Un CDI sur la base 39 h/semaine avec 10 jours de RTT annuel,
  • De l’intéressement (pouvant aller jusqu’à 10 %),
  • Tu es rattaché(e) au siège social de Moirans (38) – proche de Grenoble,
  • Des tickets resto, des locaux sympas, une chouette équipe qui aime partager, la carte Centr’alps prise en charge, lundi'spensable, des événements internes sérieux mais pas que !

Tu ne résides pas dans la région grenobloise ? Si tu vis en région parisienne ou en Paca, c’est bien aussi 😊.

Profil recherché

Pour réaliser les missions qui te sont confiées, tu vas avoir besoin de maîtriser plusieurs points techniques essentiels :

  • Les langages de conception RTL (VHDL ou Verilog)
  • Développement de testbench SystemVerilog et d’UVM,
  • La programmation Object.
  • L’anglais car tous les documents travail sont dans la langue de Gordon Moore !

D’autres compétences (en fonction de ton expérience) sont nécessaires, tu les as déjà peut-être comme atouts dans ta main à la belote :

  • Développement de testbench SystemVerilog et d’UVM,
  • Simulation et Debug: Modelsim, Questa, Xcelium, VCS,
  • Architectures System-On-Chip (bus AMBA, architecture RiscV et/ou ARM),
  • Connaissances en développement software embarqué (C, C++),
  • Conception ASIC, FPGA,
  • Scripting.

Pour travailler ensemble, nous attendons de toi que :

  • Tu sois en mesure d’allier perfectionnisme et pragmatisme !
  • Tu disposes d’une première expérience d’au moins 3 ans en en vérification SystemVerilog/UVM
  • Tu aimes réfléchir, comprendre et aller au bout des choses,
  • Tu aimes apprendre et trouver des solutions face à un défi technique pour progresser et faire progresser,
  • Tu sois issu(e) d’une formation d’ingénieur ou équivalent.
Infos pratiques
Conditions
Lieu

Moirans (38430)

Type d'offre

Emploi

Type de contrat

CDI

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Comment postuler

Envoyer CV et lettre de motivation à Cerisier François - 04 80 80 60 70

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